Курсовая работа: Микропроцессорный контроллер электропривода постоянного тока

--PAGE_BREAK--3. Проектирование блока центрального процессора


Структурная схема блока ЦП представлена на рис.2. В его состав кроме ЦП и системного генератора СГ( на рис. не показан) входят:

-         однонаправленный буфер шины адреса БШA;

-         системный контроллер СК, объединяющий двунаправленный буфер шины данных, регистр словосостояния и логическую схему формирования шины управления.

Включение БША должно быть таким, чтобы все 16 разрядов ША передавались с его входа на выход.

Так как ШД двунаправленная, то направлением передачи информации через СК необходимо управлять. Это осуществляет сигнал «Прием» (ПМ). При уровне лог. 1 сигналы с ШД через СК должны передаваться в ЦП, а при лог. 0 — изЦП в ШД.

В начале каждого машинного цикла микропроцессора на ШД выдается восьмиразрядное словосостояние ЦП, отдельные разряды которого используются для формирования сигналов ШУ. СловосостояниеЦП определяет действия, выполняемые микропроцессором в данном машинном цикле (чтение/запись ЗУ, чтение/запись внешних устройств (ВУ) и т.д). Словосостояние фиксируется в СК по сигналу «Строб со стояния» (СС) от системного генератора и хранится в нем до окончания машинного цикла.


<img width=«568» height=«372» src=«ref-1_1501236080-4819.coolpic» v:shapes="_x0000_i1025">
СК также служит для формирования следующих управляющих сигналов ШУ:

-         <img width=«52» height=«23» src=«ref-1_1501240899-273.coolpic» v:shapes="_x0000_i1026"> - чтение контроллера прерывания;

-         <img width=«39» height=«25» src=«ref-1_1501241172-229.coolpic» v:shapes="_x0000_i1027"> - запись в память;

-         <img width=«49» height=«25» src=«ref-1_1501241401-294.coolpic» v:shapes="_x0000_i1028"> - запись во внешнее устройство;

-         <img width=«51» height=«25» src=«ref-1_1501241695-291.coolpic» v:shapes="_x0000_i1029"> - чтение с внешнего устройства;

-         <img width=«39» height=«24» src=«ref-1_1501241986-216.coolpic» v:shapes="_x0000_i1030"> - чтение из памяти.

Сигналы ПМ и <img width=«32» height=«27» src=«ref-1_1501242202-240.coolpic» v:shapes="_x0000_i1031">,(«Выдача») в логической схеме используются для стробирования управляющих сигналов.

Схема подключения СГ к ЦП стандартная. Кварцевый резонатор BQ1 обеспечивает возбуждение генератора. Интегрирующая цепочка RCслужит для первоначального сброса СГ и ЦП при включении питания, а кнопка SB1- для принудительного сброса. На входе «Готовность» ГTприсутствует уровеньлог.1, т.к. предполагается, что быстродействие ЗУ и ВУ соизмеримо с быстродействием ЦП.

4. Проектирование блока запоминающих устройств


Согласно заданию блок ЦП состоит из следующих устройств:

-         Центральный процессор КР580 ВМ80

-         Системный генератор КР580 ГФ24

-         Буфер шины адреса КР589 АП16

-         Буфер шины данных КР580 ВК28

Рассмотрим подробно работу блока ЦП.

Главным элементом блока ЦП является микропроцессор. Он подключен по стандартной схеме к системному генератору. Кварцевый резонатор BQ1 обеспечивает возбуждение генератора. Интегрирующая цепочка RCобеспечивает первоначальный сброс системного генератора и микропроцессора при включении питания. Кнопка SB1 предназначена для принудительного сброса. На вход генератора «Готовность» подается лог. 1, так как предполагается, что быстродействие ЗУ и ВУ сопоставимы с быстродействием ЦП. Работа ЦП представляет собой последовательное циклическое выполнение набора инструкций. Во время машинного цикла процессор может производить чтение/запись ЗУ, чтение/запись ВУ (внешних устройств) и др. Действия микропроцессора определяют значение разрядов т.н. восьмиразрядного словосостояния ЦП. По сигналу «Строб состояния» от системного генератора словосостояние ЦП записывается в микросхему системного контролера, выполняющего в данном микроконтроллере функцию буфера шины данных, где и хранится до окончания машинного цикла. Системный контроллер объединяет в себе буфер шины данных и логическую схему управления им. Для нормального функционирования микроконтроллера шина адреса также буферизируется с помощью микросхем буфера шины адреса (БША). Включение БША должно быть таким, чтобы все 16 разрядов шины адреса передавались с его входа на выход, поэтому данный БША состоит из двух микросхем, включенных параллельно.

По заданию требуется спроектировать блок ЗУ со следующими параметрами:

-         объем ОЗУ 4 Кб

-         организация микросхем ОЗУ 4 Кбx1

-         объем ПЗУ 4 Кб

-         организация микросхем ПЗУ 1Кбx4

Это означает, что ОЗУ должно иметь 4 Кб при использовании микросхем, позволяющих хранить 4 Кб одноразрядных слов. Соответственно и для ПЗУ.

Блок ЗУ организуется по страничному принципу. Для хранения в ОЗУ 4 Кбайта необходимо 8 микросхем с организацией 4 Кбx1. Для адресации микросхем ОЗУ используются разряды А0-А11 ША.

Соответственно ПЗУ будет состоять из четырех страниц, которые будут организованы на двух микросхемах. Для адресации микросхем ПЗУ используются разряды А0-А9 ША.

Выбор той или иной страницы памяти производит адресный дешифратор. Для его разработки составим таблицу адресов ЗУ:



А

А

А

А

А

А

А

А

А

А

А

А

А

А

А

А

Адрес

№

ЗУ

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1



стр.

































Нач. адр.0000













1

1

1

1

1

1

1

1

1

1

1

1

Кон.адр.0FFF







1

























Нач. адр.1000



ПЗУ







1





1

1

1

1

1

1

1

1

1

1

Кон. адр.13FF







1



1





















Нач. адр.1400

1







1



1

1

1

1

1

1

1

1

1

1

1

Кон. адр.17FF







1

1























Нач. адр.1800

3







1

1



1

1

1

1

1

1

1

1

1

1

Кон. адр.1BFF







1

1

1





















Нач. адр.1C00

4







1

1

1

1

1

1

1

1

1

1

1

1

1

Кон. адр.1FFF



На вход разрешения дешифрации подаются сигналы ЧтП и ЗпП, объединенные по «И». В этом случае дешифрация номеров страниц ЗУ будет осуществляться лишь при обращении к ЗУ.

Сформированные сигналы «Выбор страницы» поступают на входы «выбор микросхемы» каждой страницы ЗУ. При наличии 0 на этом входе микросхема ЗУ выводится из высокоимпедансного состояния и, если это схема ПЗУ, то её выход подключается к ШД, на которую поступают данные выбранные по адресу в соответствии с состоянием разрядов А0-А9.

На микросхемы ОЗУ кроме того необходимо подать сигнал Чт\Зп. Если на этот вход подается 1, то осуществляется запись байта данных с ШД в ячейку с адресом в разрядах А0-А11 и, если подается 0 – считывание в ШД из этой ячейки. Данный режим работы обеспечивается подачей сигнала ЗпП на вход W\Rкаждой микросхемы памяти.


    продолжение
--PAGE_BREAK--5. Проектирование интерфейсного модуля


В состав интерфейсного модуля(рис. 3) входят следующие блоки:

-         адресный дешифратор (ДШ);

-         регистр цифро-аналогового преобразователя(RGЦАП);

-         регистр аналого-цифрового преобразователя(RGАЦП);

-         регистр вектора прерывания(RGВП);

-         триггер «Сбой»(Тг СБ);

-         триггер «Готовность»(Тг ГОТ);

-         буфер-формирователь(BF);

-         блоки оптронной развязки(БОР).

Адресный дешифратор производит выбор порта(регистра или триггера) с которым производится обмен информацией путем дешифрации его адреса, поступившего с ША. По сигналу, поступающему с ДШ, производится либо синхронизация вводимой информации в порт, либо вывод выходов порта из высокоимпедасного состояния при чтении содержимого портов.

Регистр ЦАП служит для хранения цифрового эквивалента управляющего напряжения для его последующего преобразования в аналоговую вели чину в цифро-аналоговом преобразователе.

Регистр АЦП служит для приема и хранения цифрового эквивалента напряжения тахогенератора UТГ, после его преобразования в АЦП.

Регистр вектора прерывания хранит код команды RST. По сигналу «Чтение контроллера прерываний» <img width=«52» height=«23» src=«ref-1_1501240899-273.coolpic» v:shapes="_x0000_i1032">выходы регистра выводятся из высокоимпедансного состояния, что обеспечивает выдачу хранимого кода на ШД.

Информационный вход триггера СБ подключается к одному из разрядов ШД. Синхронизация записи в триггер осуществляется сигналом с ДШ.


<img width=«573» height=«762» src=«ref-1_1501242715-9916.coolpic» v:shapes="_x0000_i1033">
Запись информации в триггер ГОТ осуществляется внешними сигналами (информационным и синхронизирующим), поступающими с электропривода. Для того, чтобы не блокировать один из разрядов ШД состоянием триггера(0 или1) выход триггера подключается к одному из разрядов ШД через буфер-формирователь (ВF), имеющий третье состояние. Вывод буфера из этого со стояния(подключение триггера к ШД) осуществляется сигналом с ДШ.
5.1 Разработка адресного дешифратора


Начальный адрес портов интерфейсного модуля – Е3 .

Тогда адреса остальных портов определяются соответственно – Е4, Е5 и Е6.

Представим адреса портов в двоичном коде:

А7…… A0- разряды ША;

1110 0011 -адрес RGЦАП( порт1 ) ;

1110 0100 -адрес RG АЦП ( порт2 ) ;

1110 0101 -адрес Тг СБ ( порт3 ) ;

1110 0110 -адрес Тг ГОТ ( порт4 ).

Дешифрация, т.е. обращение к портам, будет иметь место только в том случае, если хотя бы один из сигналов ЧтВВ или ЗпВВ примет нулевой уровень (обращение к портам ввода/вывода).



5.2 Разработка регистра вектора прерывания


Структура команды RST, код которой хранит RGВП, имеет следующий вид:

Д7… Д0— разряды ШД ;

1 1 x x x 1 1 1— код команды.

гдеxxx - двоичный код вектора прерывания.

При четвертом векторе— 11101111. Учитывая, что логической1 соответствует уровень напряжения> 2,4 В, а логическому0- уровень <0.4 В входы регистра( в соответствии с полученным кодом RST) подключают к питанию +5В или к нулевому проводу (Рис.4).


<img width=«391» height=«332» src=«ref-1_1501252631-2203.coolpic» v:shapes="_x0000_i1034">

Рис.4

    продолжение
--PAGE_BREAK--6. Разработка программного обеспечения


Разработка программного обеспечения включает в себя разработку подпрограммы пуска ЭД, подпрограммы обслуживания прерывания и распределение памяти.
6.1 Разработка подпрограммы пуска ЭД


Блок-схема подпрограммы пуска ЭД, реализующая алгоритм, представлен на рис.5.

В начале подпрограммы необходимо разрешить микропроцессору обслуживание прерывания и установить указатель стека на выбранный адрес ОЗУ.

При программировании операции ввода состояния триггера ГТ необходимо предварительно установить соответствие между состоянием триггера (лог.1 или0) и состоянием электропривода («готов или не готов»).

В блоке3 производится анализ состояния того разряда ШД, к которому подключен триггер ГT.

В регистр ЦАП выводится цифровой эквивалент управляющего напряжения. Поэтому перед программированием этой операции необходимо вычислить по заданному Uупр его цифровой аналог (см. ниже ) .

Задержка времени для разгона ЭД может быть реализована в виде подпрограммы или без нее. Предварительно необходимо по заданному времени задержки произвести соответствующие вычисления (см. ниже).

В блоках6 и7 производится ввод цифрового эквивалента напряжения тахогенератора и его сравнение с цифровым эквивалентом управляющего напряжения. При несоответствии производится вывод

в RGЦАП кода 00( блок8 ), а в триггер СБ — сигнала «Сбой». Вывод в триггер необходимо организовать таким образом; чтобы разряд ШД, к которому подключен триггер, при вводе принял состояние, при котором светодиод должен излучать. Передача лог.1 илипо этому разряду определяется схемой подключения светодиода к триггеру.
6.2 Разработка подпрограммы обслуживания прерывания


Подпрограмма начинает работу при поступлении сигнала «Авария» на вход микропроцессора" Запрос прерывания " (ЗПР). В состав подпрограммы входят три блока, выполняющиеся последовательно друг за другом.

Первый блок осуществляет запрет прерывания и запись в стек содержимого регистров МП.

Второй блок обнуляет регистр ЦАП и выдает сигнал «Сбой».

Третий блок осуществляет вызов из стека содержимого регистров МП, разрешение прерывания и переход на конец подпрограммы пуска.
6.3 Расчет цифрового эквивалента


Расчет сводится к преобразованию заданного управляющего напряжения из десятичной формы в шестнадцатеричную. Причем старший разряд кодирует направление вращения:

0- прямое вращение,1 - обратное.

Задано Uупр= -1,28 В. Так как в ЦАП цифровой код преобразуется в аналоговую величину с определенной дискретностью ( 0.05 В ), то первоначально вычисляется количество дискрет для представления аналоговой величины заданного уровня. Для уровня -1,28 В количество дискрет составляет2610, а двоичный эквивалент 110012. С учетом направления вращения получим1110012, в шестнадцатеричной форме1916.

6.4 Разработка подпрограммы задержки


Подпрограмма задержки реализуется путем организации циклического процесса из Nциклов. Если известно время выполнения i-той команды ti, в цикле и количество таких команд K в цикле, то время задержки составит:
<img width=«111» height=«63» src=«ref-1_1501254834-536.coolpic» v:shapes="_x0000_i1035">
Период выполнения одной команды равен:
T= 1 / 2,5*106 = 0,4*10-6c.

1ком. = 25 такт.
Время выполнения одной команды равно:
tодн.ком.= T* 25 = 0,4*10-6 * 25 = 10-5c.
Количество команд в цикле равно:
Kком.= tзад./ tодн.ком. = 0,87 / 10-5 = 87000
В шестнадцатеричном представлении N= 1 53D816 или 3216*1416*4416


<img width=«485» height=«888» src=«ref-1_1501255370-8119.coolpic» v:shapes="_x0000_i1036"> 



    продолжение
--PAGE_BREAK--