Реферат: Конспект лекций по микропроцессорной технике

--PAGE_BREAK--Контроллер системной шины
         К1810ВГ88.
<img width=«148» height=«220» src=«ref-2_26985758-1657.coolpic» v:shapes="_x0000_s1626 _x0000_s1616 _x0000_s1617 _x0000_s1618 _x0000_s1620 _x0000_s1621 _x0000_s1622 _x0000_s1625">Контроллер предназначен для работы в составе микропроцессорной системы и обеспечивает подключение к ней памяти и внешних устройств, Функциональные возможности МС: позволяет организовать конфигурацию вычислительной системы имеющей 2 магистрали: системная шина и резидентная шина. К системной шине подключается память, к резидентной – устройства в/в.

Входы S0-S2 – предназначены для подключения к центральному микропроцессору.

S0

S1

S2

Режим работы ВМ86

Командные сигналы ВГ88



1



1



1



1





1

1





1

1









1

1

1

1

Подтверждение прерывания

Ввод данных из устройства в/в

Вывод данных в устройство в/в

Останов

Выборка команды

Чтение из памяти

Запись в память

Пассивное состояние (отключение от системной шины

INTA

IORC

IOWC,AIOWC

-------

MRDC

MRDC

MWTC

MWTC,AMWC

Функционирование  микросхемы осуществляется на основании следующего кода:
CLK –подключение системного генератора

AEN – строб управления выдачи командных сигналов контроллера (используется в случаях обращения к резидентной шине в/в.)

СEN – сигнал управления при каскадировании ВГ88

IOB -  признак обращения к системной шине («0» -системная шина, «1» — резидентная шина)

MRDC – системный сигнал чтения из памяти

MWTC – системный сигнал записи в память

AMWC – опережающий строб при обращении к памяти

IORC – системный сигнал ввода

IOWC – системный сигнал вывода

AIOWC – опережающий строб

INTA – системный сигнал подтверждения прерывания

DEN  — строб сопровождения данных для фиксации в регистры-защелки

ALE – строб сопровождения адреса в регистр-защелку

OT/R – сигнал определяющий направление передачи информации («0» -запись в память; «1»- считывание)

STB – сигнал стробирования адреса

PDEN – используется при каскадировании контроллеров системной шины в микропроцессорные вычислительные системы.




Функциональная схема включения.

<img width=«76» height=«88» src=«ref-2_26987415-195.coolpic» alt=«Подпись: ВА862шт» v:shapes="_x0000_s1659" v:dpi=«96»><img width=«64» height=«88» src=«ref-2_26987610-193.coolpic» alt=«Подпись: ИР823шт» v:shapes="_x0000_s1660" v:dpi=«96»><img width=«664» height=«931» src=«ref-2_26987803-11643.coolpic» v:shapes="_x0000_s1740 _x0000_s1629 _x0000_s1630 _x0000_s1631 _x0000_s1632 _x0000_s1633 _x0000_s1634 _x0000_s1635 _x0000_s1642 _x0000_s1643 _x0000_s1644 _x0000_s1645 _x0000_s1649 _x0000_s1646 _x0000_s1647 _x0000_s1648 _x0000_s1650 _x0000_s1651 _x0000_s1652 _x0000_s1654 _x0000_s1655 _x0000_s1656 _x0000_s1636 _x0000_s1638 _x0000_s1639 _x0000_s1657 _x0000_s1637 _x0000_s1640 _x0000_s1641 _x0000_s1658 _x0000_s1661 _x0000_s1662 _x0000_s1664 _x0000_s1665 _x0000_s1666 _x0000_s1667 _x0000_s1670 _x0000_s1671 _x0000_s1672 _x0000_s1673 _x0000_s1674 _x0000_s1675 _x0000_s1676 _x0000_s1677 _x0000_s1678 _x0000_s1679 _x0000_s1680 _x0000_s1682 _x0000_s1683 _x0000_s1684 _x0000_s1685 _x0000_s1686 _x0000_s1687 _x0000_s1688 _x0000_s1689 _x0000_s1690 _x0000_s1691 _x0000_s1692 _x0000_s1694 _x0000_s1695 _x0000_s1696 _x0000_s1697 _x0000_s1698 _x0000_s1699 _x0000_s1700 _x0000_s1701 _x0000_s1702 _x0000_s1703 _x0000_s1704 _x0000_s1705 _x0000_s1706 _x0000_s1707 _x0000_s1708 _x0000_s1709 _x0000_s1710 _x0000_s1711 _x0000_s1712 _x0000_s1713 _x0000_s1714 _x0000_s1715 _x0000_s1716 _x0000_s1717 _x0000_s1718 _x0000_s1720 _x0000_s1721 _x0000_s1722 _x0000_s1724 _x0000_s1725 _x0000_s1726 _x0000_s1727 _x0000_s1728 _x0000_s1729 _x0000_s1730 _x0000_s1731 _x0000_s1732 _x0000_s1733 _x0000_s1734 _x0000_s1735 _x0000_s1736 _x0000_s1737 _x0000_s1738 _x0000_s1739">
Данная функциональная схема используется при работе микропрцессора в максимальном режиме при организациях многопроцессорных систем.

        При обращенях к памяти и внешним устройствам очень сильно отличается по быстродействию. Поскольку многопроцессорные системы организовываются для решения сложных задач, требующих большого быстродействия, то нужно выполнять  разделение обращения к внешним устройствам и памяти.
К1810ВБ89
<img width=«2» height=«266» src=«ref-2_26999446-85.coolpic» v:shapes="_x0000_s1744"><img width=«2» height=«266» src=«ref-2_26999446-85.coolpic» v:shapes="_x0000_s1743"><img width=«182» height=«266» src=«ref-2_26999616-825.coolpic» v:shapes="_x0000_s1742">      <img width=«32» height=«2» src=«ref-2_27000441-76.coolpic» v:shapes="_x0000_s1747">S0-S2 – входы для подключения к МП ВМ86, состояние этих входов определяет режим работы арбитра шин. Зафиксировав эти сигналы арбитр шин начинает выполнение действий по захвату, освобождению или удержанию системной или резидентной шины.

CLK – вход для подключения системного генератора.

LOCK – вход запрета освобождения системной шины: «1» — арбитру запрещается освобождать системную шину, не зависимо от его приоритета.

CRQLCR -  выход запрета освобождения системной шины если поступил запрос по входу CBRQ.

ANYRQST – вход разрешения освобождения системной шины.

RESB – выбор режима работы системной либо резидентной шины («1» — системная шина; «0» — резидентная шина)

IOB – выбор режима работы при вводе / выводе информации через системную либо резидентную шину («1» — системная шина; «0» — резидентная шина)

AEN – сигнал разрешения доступа к системной шине.

BCLK – сигнал синхронизации системной шины.

BREQ – сигнал запроса системной шины.

BPRN – вход разрешения приоритетного доступа к системной шине

BPRQ – выход приоритетного доступа к системной шине.

BUSY – сигнал занятости шины.

CBRQ – вх/вых общего запроса шин.

     

       Арбитр шин в многопроцессорной системе может обслуживать 1-2 центральных микропроцессоров. При организации многопроцессорных систем нужно разрабатывать схему приоритетного арбитража. При организации схем приоритетного выбора арбитража используется 3 метода: параллельный; последовательный и циклический арбитраж.

    


  Схема включения арбитража шин при последовательном методе:

<img width=«676» height=«233» src=«ref-2_27000517-3684.coolpic» v:shapes="_x0000_s1773 _x0000_s1781 _x0000_s1749 _x0000_s1750 _x0000_s1752 _x0000_s1753 _x0000_s1754 _x0000_s1755 _x0000_s1756 _x0000_s1757 _x0000_s1758 _x0000_s1759 _x0000_s1760 _x0000_s1761 _x0000_s1762 _x0000_s1763 _x0000_s1764 _x0000_s1765 _x0000_s1766 _x0000_s1767 _x0000_s1768 _x0000_s1769 _x0000_s1770 _x0000_s1771 _x0000_s1772 _x0000_s1774 _x0000_s1776 _x0000_s1777 _x0000_s1780">



       При последовательном разрешении приоритетов веса арбитров задаются подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный приоритет будет иметь 1-й АШ, а минимальный – 3-й.

       Схема параллельного разрешения приоритетов предполагает использование дополнительного приоритетного контроллера .

        В простейшем случае при аппаратном задании весов приоритетов, приоритетный контроллер представляет собой схему, выполненную на логических элементах. Более сложные приоритеты устанавливаются программным путем.
<img width=«651» height=«363» src=«ref-2_27004201-5387.coolpic» v:shapes="_x0000_s1833 _x0000_s1783 _x0000_s1784 _x0000_s1785 _x0000_s1786 _x0000_s1787 _x0000_s1788 _x0000_s1789 _x0000_s1790 _x0000_s1791 _x0000_s1792 _x0000_s1793 _x0000_s1794 _x0000_s1795 _x0000_s1796 _x0000_s1797 _x0000_s1798 _x0000_s1799 _x0000_s1800 _x0000_s1801 _x0000_s1802 _x0000_s1803 _x0000_s1804 _x0000_s1805 _x0000_s1806 _x0000_s1807 _x0000_s1808 _x0000_s1809 _x0000_s1810 _x0000_s1811 _x0000_s1812 _x0000_s1813 _x0000_s1814 _x0000_s1815 _x0000_s1816 _x0000_s1817 _x0000_s1818 _x0000_s1819 _x0000_s1820 _x0000_s1821 _x0000_s1822 _x0000_s1823 _x0000_s1824 _x0000_s1825 _x0000_s1826 _x0000_s1827 _x0000_s1828 _x0000_s1829 _x0000_s1830 _x0000_s1832">




В этом случае приоритетный контроллер имеет связь с шиной данных. В состав приоритетного контроллера входят схемы циклического перераспределения приоритетов .

       Арбитр шин может обслуживать 2 микропроцессора:
<img width=«630» height=«424» src=«ref-2_27009588-6253.coolpic» v:shapes="_x0000_s1879 _x0000_s1834 _x0000_s1835 _x0000_s1836 _x0000_s1837 _x0000_s1839 _x0000_s1840 _x0000_s1841 _x0000_s1842 _x0000_s1843 _x0000_s1845 _x0000_s1846 _x0000_s1847 _x0000_s1848 _x0000_s1849 _x0000_s1850 _x0000_s1852 _x0000_s1853 _x0000_s1854 _x0000_s1855 _x0000_s1856 _x0000_s1858 _x0000_s1859 _x0000_s1860 _x0000_s1861 _x0000_s1862 _x0000_s1863 _x0000_s1864 _x0000_s1865 _x0000_s1866 _x0000_s1867 _x0000_s1868 _x0000_s1870 _x0000_s1871 _x0000_s1872 _x0000_s1873 _x0000_s1874 _x0000_s1875 _x0000_s1876 _x0000_s1877 _x0000_s1878">



RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес всей конкретной схемы. Их в многопроцессорной схеме может быть много.

        Для подключения к системной или резидентной шине используется контроллер системной шины К1810ВГ88.
Интерфейсы микропроцессорных систем.
        Интерфейсы предназначены для организации взаимодействия между микросхемами организующими функциональные модули при построении вычислительной системы. Для организации взаимодействия между вычислительной машиной при организации вычислительных комплексов. Интерфейсы регламентируют правило взаимодействия между всеми функциональными модулями микропроцессорной системы, устанавливают взаимодействие и определяют протоколы и порядок обмена информацией.

       Конфигурации интерфейсов разработаны исходя из следующих требований:

1)     получение нужного быстродействия и организации стандартного обмена информацией между блоками вычислительной системы независимо от их быстродействия;

2)     простота наращивания структуры многопроцессорного комплекса и возможность доступа для диагностики;

3)     широкая область применения.
Электрические соединения между выводами микросхем выполняются электрическими связями или линиями. Эти линии сгруппированы по определенному функциональному назначению образуют шину адреса, шину данных и шину управления. Совокупность шин образует магистраль. В зависимости от функционального назначения интерфейсы классифицируются по следующим принципам:

-         по способу создания функциональных модулей;

-         по способу передачи данных – параллельный, последовательный и последовательно-параллельный ;

-         по режиму передачи данных –односторонние, 2-х сторонние, одновременная или поочередная передача.

-         по принципу обмена информацией – синхронный и асинхронный.
Интерфейсы в системе MULTIBUS.

       Предназначены для организации микропроцессорных модулей. На базе МП К1810 разработаны 2 разновидности интерфейсов – I и II

       Интерфейс в системе MULTIBUS состоит из 5-ти магистралей:

-         параллельная системная;

-         параллельная локальная магистраль LBX;

-         многоканальная магистраль в/в MSW;

-         локальная в/в SBX;

-         управляющая последовательная магистраль – BITBVS;

-         Последовательная системная магистраль – SSB;
Параллельная локальная магистраль.

       LBX предназначена для подключения к вычислительной системе дополнительных блоков или модулей памяти. С ее помощью можно подключить от 2-х до 5-ти модулей памяти.

       Функциональные возможности: может позволить организовать по ней обмен информацией в режиме прямого доступа к памяти. Линии этого интерфейса стандартизованы, образуют 60-ти проводниковый жгут и имеют следущее функциональное назначение:

       AB0-AB23 – линия шины адреса;

       DB0-DB15 – линия шины данных;

       TRAP – разряд проверки четности;

       BHEN – разрешение на передачу старшего байта.

       ASTB – строб сопровождения информации об адресе;

DSTB – строб сообщения данных;

R/W -  сигнал записи / чтения;

XACK — подтверждение передачи в устройство;

LOCK – блокировка магистрали;

SHRA – запрос на переход в режим прямого доступа к памяти;

SMACK — ответ на переход в режим прямого доступа к памяти.

CN0 -  линия заземления.
       Магистраль работает в режиме чтения/ записи данных. Информация об адресе сопровождается сигналом ASTB, а данных DSTB. Подтверждение приема сопровождается сигналом XACK, обмен информацией происходит в параллельном коде.
Магистраль многоканального в/в MSN.
Предназначена для освобождения системной магистрали от операции в/в при обращении к внешним устройствам. С помощью этой магистрали можно подключить до 16-ти внешних устройств передающих 8 либо 16 разрядные данные со скоростью 8 Мбайт/с. Максимальная длинна этой магистрали до 15 метров. Выполняется в виде стандартного 60-контактного жгута, линии которого имеют следующее функциональное назначение:

       AD0-AD15 – мультиплексированная шина адреса/ данных;

       GND — линия заземления;

       PB,*PB – дифференциальные сигналы дополнения данных до четности.

       R/W,*R/W – дифференциальные сигналы чтения /записи.

       A/D,*A/D –Дифференциальные сигналы управления адресом/данными;

DRDY,*DRDY – дифференциальные сигналы готовности информации на шине А/D;

AACC – признак приема адреса исполнителем;

DACC – ответ исполнителя при приеме данных;

STQ – завершение процедур обмена;

SRQ – запрос состояния устройства для передачи информации;

RESET – сброс;

SA – готовность передатчика информации.
Магистраль локального в/в SBX.
Предназначена для подключения к одноплатным вычислительным машинам дополнительные платы сопроцессора. Подключается плата с расширенной 2-й системой, арифметикой, графикой. Магистраль имеет 60-ти проводную структуру, линии которой имеют следующее назначение:

MA0-MA2 –младшие разряды адреса, задающие адрес порта при подключении сопроцессора;

MCS0-MCS1 – сигналы выбора микросхем в плате микропроцессора;

MD0-MDF – 16 линий данных;

  IORD – сигнал сопровождения адреса при выдаче информации из сопроцессора;

IOWRT – сигнал сопровождения адреса при выдаче информации в сопроцессор;

RESET – сброс линии или начальная установка;

MWAIT – ожидание сигнала сопровождения процедуры обмена сопроцессора;

MDRQT – запрос режима прямого доступа к памяти у ЦП;

MDACK – подтверждение прямого доступа к памяти;

TDMA – сигнал завершения работы каналов прямого доступа к памяти;

MCLK – сигнал синхронизации для сопроцессора;

MPST – признак наличия модуля расширения, сопроцессора.

С помощью магистрали можно подключить 8 сопроцессоров со скоростью передачи информации не более 10 Мбайт /с.
Магистраль связи BITBUS.

       Последовательная управляющая магистраль предназначенная для передачи информации в режиме синхронной передачи до 30 метров, в режиме асинхронной передачи до нескольких километров. В режиме синхронной передачи скорость может быть 500 Кбит/с либо 2,4 Мбит/с.

       В режиме асинхронной передачи скорость может быть – 62,5 Кбит/с либо 375 Кбит/с.

       Магистраль предназначена для регистрации  локальных сетей. Физически она представляет собой 9-ти канальный жгут проводов, имеющий функциональное назначение.

       DATA,*DATA – дифференцированная сигнальная пара – линия для передачи данных.

DCLK / RTS, *DCLK / RTS – дифференциальная пара – сигнальная, синхронизации управления.

GND, +12D – общая линия управления

ZGND – 3-е состояние

       Обмен информацией по этой магистрали выполняется кадрами, которые имеют следующий формат:
        
      
Параллельная системная магистраль.

Предназначена для подключения к центральному процессору для подключения устройств (до 20-ти устройств).
Внешние прерывания бывают:

1)     маскируемые, поступающие по входу INTR;

2)     немаскируемые, поступающие по входу NMI. На запросы на немаскируемые прерывания МП обрабатывает всегда независимо от состояния флага прерывания;

  Процедура обслуживания внешних прерываний выполняется с помощью специального контроллера прерываний КР1810ВН59.
<img width=«160» height=«244» src=«ref-2_27015841-1821.coolpic» v:shapes="_x0000_s2606 _x0000_s1881 _x0000_s1882 _x0000_s1883 _x0000_s1885 _x0000_s1886 _x0000_s1887 _x0000_s1888 _x0000_s1889 _x0000_s1890 _x0000_s1891 _x0000_s1892 _x0000_s1894 _x0000_s1895 _x0000_s1898 _x0000_s1896 _x0000_s1897 _x0000_s1899 _x0000_s1904 _x0000_s1906 _x0000_s1907 _x0000_s1908 _x0000_s2605">      продолжение
--PAGE_BREAK--